专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
专利下载VIP
公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
更多 »
专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
更多 »
钻瓜专利网为您找到相关结果1035669个,建议您升级VIP下载更多相关专利
  • [实用新型]质谱系统-CN201020208111.9有效
  • 道格拉斯·J·金 - 安捷伦科技有限公司
  • 2010-05-26 - 2011-05-04 - H01J49/06
  • 本实用新型涉及自对准的浮动离子光学器件组件。一种质谱系统包括离子光学器件和用于该离子光学器件的壳体。面板相对于壳体可在打开位置和关闭位置之间移动。离子光学器件的第一部分在壳体内,而离子光学器件的第二部分被安装到面板上。当面板处于关闭位置时,离子光学器件被壳体和面板围绕。对准机构在关闭面板的情况下将离子光学器件的第一部分和第二部分对准成预定对准。
  • 谱系
  • [发明专利]逻辑电路制造方法以及逻辑电路-CN201210507659.7有效
  • 张瑛;莘海维 - 上海华虹宏力半导体制造有限公司
  • 2012-11-30 - 2017-07-11 - H01L21/765
  • 逻辑电路制造方法包括在硅片中形成有源区;以输入输出器件需要的离子量为基准进行离子注入,以用于在有源区中形成输入输出器件和核心器件的N阱;以输入输出器件需要的离子量为基准进行离子注入,以用于在有源区中形成输入输出器件和核心器件的P阱;形成氧化层并通过曝光及蚀刻的方式将核心器件区域的氧化层去除而留下输入输出器件区域的氧化层;形成逻辑器件的栅极;执行NMOS核心器件区域的轻掺杂;执行PMOS核心器件区域的轻掺杂;执行NMOS区域的n型离子注入;执行PMOS区域的p型离子注入;其中,不执行NMOS和PMOS输入输出器件的轻掺杂步骤。
  • 逻辑电路制造方法以及
  • [发明专利]半导体器件结构及其制备方法-CN201710828005.7有效
  • 不公告发明人 - 长鑫存储技术有限公司
  • 2017-09-14 - 2019-03-22 - H01L21/265
  • 本发明提供一种半导体器件结构及其制备方法,包括如下步骤:1)提供一晶圆,晶圆内形成有若干个MOS器件,其中,至少两个MOS器件具有不同的特征尺寸;2)量测得到晶圆内MOS器件的特征尺寸的分布;3)使晶圆沿平行于其表面的方向移动,并使用离子束以扫描的方式对各MOS器件进行晕环离子注入,离子束扫描的方向与晶圆移动的方向相垂直;其中,对特征尺寸大的MOS器件进行晕环离子注入的注入剂量小于对特征尺寸小的MOS器件进行晕环离子注入的注入剂量本发明的半导体器件结构的制备方法,通过控制对特征尺寸大的MOS器件进行晕环离子注入的注入剂量小于对特征尺寸小的MOS器件进行晕环离子注入的注入剂量,可以使得晶圆上的MOS器件具有概呈相同的电气特性。
  • 半导体器件结构及其制备方法
  • [发明专利]半导体结构及其形成方法-CN202110621734.1在审
  • 周飞 - 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
  • 2021-06-03 - 2022-12-06 - H01L21/8234
  • 一种半导体结构及其形成方法,形成方法包括:提供基底,包括衬底和位于衬底上的第一鳍部材料层,基底包括第一器件区、以及与第一器件区相邻的第二器件区,在第一器件区中,衬底和第一鳍部材料层之间还形成有第一防穿通离子层;去除位于第二器件区的第一鳍部材料层,露出第一防穿通离子层的侧壁;在露出的第一防穿通离子层的侧壁形成离子阻挡层;形成离子阻挡层后,在第二器件区的衬底上形成第二防穿通离子层;在第二防穿通离子层上形成第二鳍部材料层;进行鳍部图形化处理,将第一鳍部材料层图形化为第一器件鳍部,将第二鳍部材料层图形化为第二器件鳍部。形成离子阻挡层,有利于阻挡第一防穿通离子层和第二防穿通离子层之间的离子扩散。
  • 半导体结构及其形成方法
  • [发明专利]一种降低阱接出电阻的方法-CN201310492043.1有效
  • 俞柳江 - 上海华力微电子有限公司
  • 2013-10-18 - 2016-03-02 - H01L21/02
  • 一种降低阱接出电阻的方法,包括:步骤S1:提供半导体基底,并形成第一型离子之MOS器件;步骤S2:在所述第一型离子之MOS器件内进行第二型离子阱注入;步骤S3:在所述第一型离子之MOS器件的第二型离子阱接出区域进行第一型离子低掺杂源漏注入工艺;步骤S4:在所述第一型离子之MOS器件的第二型离子阱接出区域进行第二型离子环状注入工艺;步骤S5:在所述第一型离子之MOS器件的第二型离子阱接出区域进行第二型离子源漏重掺杂注入工艺;步骤S6:在所述第二型离子阱接出区域形成金属硅化物本发明所述降低阱接出电阻的方法增加了阱接出区域的注入剂量,从而减小了阱接出区域的接出电阻,降低了器件的衬底效应和栓锁效应,提高了器件的性能。
  • 一种降低阱接出电阻方法
  • [发明专利]带有等离子体扩散层的复合PiN肖特基二极管-CN202010311264.4有效
  • 任娜;刘旺;黄治成;李宛曈 - 元山(济南)电子科技有限公司
  • 2020-04-20 - 2022-11-11 - H01L29/06
  • 本发明涉及带有等离子体扩散层的复合PiN肖特基二极管,包括:第二导电区域,其中,所述第二导电区域由元胞和等离子体扩散层构成;所述等离子体扩散层包括多条条形结构的等离子扩散通道,所述等离子扩散通道用于连接所述多个构成第二导电区域元胞中的部分元胞,以使器件在承受浪涌电流冲击的情况下产生的等离子体通过所述等离子扩散通道均匀的扩散到器件表面。本发明通过设计等离子体扩散层,将多个独立的元胞结构连接起来,使得器件在受到浪涌大电流冲击的情况下,器件内部的电流以及产生的热量可以均匀地扩散到整个器件的各个区域,有效地防止器件发生局部过热造成器件损坏,从而提高器件的抗浪涌电流能力,增强器件的可靠性。
  • 带有等离子体扩散复合pin肖特基二极管
  • [发明专利]一种精确控制悬空纳米管器件方向的方法-CN200710060332.9有效
  • 房丰洲;徐宗伟;张少婧;韩涛;李建明 - 天津大学
  • 2007-12-18 - 2008-08-13 - G01N13/16
  • 本发明涉及一种精确控制悬空纳米管器件方向的方法,采用带有能够调整样品台倾斜角的聚焦离子束设备,包括下列步骤:将需要调整角度的悬空纳米管器件置于聚焦离子束设备样品台上;通过电子束或离子束成像系统对纳米管器件进行形貌观测,调整离子束工作距离;通过调整样品台的倾斜角改变纳米管器件相对离子束的角度;开启聚焦离子束发生器,对纳米管器件进行离子束扫描照射,纳米管会产生塑性形变,被弯曲并逐渐沿着离子束方向被校直;停止离子束照射。本发明提出的方法稳定可靠,对纳米管器件可多次重复校正,纳米管器件的角度经校正后不存在随时间而变化的不稳定性。
  • 一种精确控制悬空纳米器件方向方法

关于我们 寻求报道 投稿须知 广告合作 版权声明 网站地图 友情链接 企业标识 联系我们

钻瓜专利网在线咨询

400-8765-105周一至周五 9:00-18:00

咨询在线客服咨询在线客服
tel code back_top